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Cadence Certus新品亮相!助力全晶片並行最佳化和籤核速度提高10倍
“如今,每次迭代通常需要設計團隊花費 5-7 天的時間來滿足晶片級籤核時序和功耗要求,採用以往的方法無法提供高效設計收斂所需的團隊合作和使用者體驗,”Cadence 公司資深副總裁兼數字和籤核事業部總經理 Chin-Chi Teng 博士表...
垂釣
2022-10-25
TAG:
籤核
Cadence
solution
Certus
設計
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