PCB 設計DDR 的理論要求

DDR 的 PCB 設計要求例項介紹

隨著嵌入式系統處理能的逐步提高，擁有更高時鐘頻率和更大儲存空間的 DDR SDRAM（Double Data Rate SDRAM，以下簡稱 DDR）在新設計中越來越多被使用。

DDR 雖然能夠給設計帶來更好的效能，但是設計者必須比以往的 SDRAM 設計更小心地處理 DDR 部分的 PCB 佈線部分，否則不僅不能實現好的效能，整個系統的穩定性也會受到影響。DDR 比傳統的 SDR 有更短的訊號建立保持時間、更乾淨的參考電壓、更緊密的走線匹配和新的 I/O 口訊號，並且需要合適的終端電阻匹配。

本文以 DDR 設計例項為基礎，根據 EDA 方面實際的 DDR 約束方式，從以下幾個方面介紹 DDR 設計相關事項。

一、訊號分組及佈局佈線要求 DDR 訊號可分為時鐘、資料、地址/命令、控制等四個訊號組。各訊號組介紹如下：

1． 時鐘組： 由於採用更高的時鐘頻率及雙沿取樣資料的方式，DDR 採用差分時鐘。差分時鐘的走線要求如下：以地平面為參考，給整個時鐘迴路的走線提供一個完整的地平面，給迴路電流提供一個低阻抗的路徑。所有的 DDR 差分時鐘訊號都必須在關鍵平面上走線，儘量避免層到層的轉換。線寬和差分間距需要參考 DDR 控制器的實施細則，訊號線的單線阻抗應控制在 50～60 Ω，差分阻抗控制在 100～120 Ω。時鐘訊號到其他訊號應保持在 20 mil*以上，防止對其他訊號的干擾。蛇形走線的間距不應小於 20 mil。

2． 資料組： 資料組包括 DQ、DQS、DM。以低 8 位資料為例，該資料組包括：DQ［7。。0］、DQS［0］、DM［0］資料組佈線要求如下：以地平面為參考，給訊號迴路提供完整的地平面。特徵阻抗控制在 50～60 Ω。與其他非 DDR 訊號間距至少隔離 20 mil。

3． 地址、命令組： 地址組包括 ADD、BANK、RAS、CAS、WE。該組佈線要求如下：保持完整的地和電源平面。特徵阻抗控制在 50～60 Ω。訊號線寬參考具體設計實施細則。訊號組與其他非 DDR訊號間距至少保持在 20 mil 以上。

4． 控制組： 控制組包括 CS、CKE。該組佈線要求如下：需要有一個完整的地平面和電源平面作參考。為了防止串擾，本組內訊號同樣也不能和資料訊號在同一個電阻排內。

二、DDR 訊號等長約束 由於 DDR 工作頻率高，對訊號等長有更嚴格的要求，實際的 PCB 設計中對所有訊號都進行等長控制是不太現實的，也沒有這個必要，根據 DDR 的實際工作方式，僅需要實現如下的等長約束，表 1 為一個 PCB 設計說明例項：

表 1 DDR 等長約束例項：

根據表 1 所示，DDR 的等長約束只需要四個引數。具體約束介面如圖 1、2 所示。 其中差分時鐘之間（CLK_P 與 CLK_N）等長不大於 5mil。地址、控制組中每個訊號都以時鐘（本規則中為 CLK_N）為基準，等長差範圍設定為±150mil。 資料組內以 DQ［0］為基準，等長控制在 25mil 以內。各資料組之間，以時鐘線為基準，等長差範圍設定為 0-500mil。

圖 1 時鐘、地址等長約束

圖 2 資料組等長約束

三、電源

DDR 由於電平擺幅小，對參考電壓穩定度要求很高，特別是 Vref 和 VTT。VREF 電壓作為訊號接收端的參考，由於疊加在 VREF 電壓的串擾或噪聲能直接導致記憶體匯流排發生潛在的時序錯誤、抖動和漂移。因此要求 Vref 具有良好的效能，紋波儘量小（50mV）。目前中興庫中有專用的 DDR 終端匹配電源晶片（LP2996），既能提供良好的參考電壓，也能滿足 DDR 的上電順序要求，該晶片的 SENSE 引腳還能根據負載處的實際壓降進行補償。

佈線方面 VREF 最好和 VTT 在不同平面，以免 VTT 產生的噪聲干擾 VREF。而且無論是在 DDR 控制器端還是 DDR 器端，VREF 腳附近都應放置去耦電容，消除高頻噪聲。VREF的走線寬度應該越寬越好，最好鋪銅，如果走線的話寬度應大於 20mil。

Vtt 為終端匹配電阻的電源，由於具有較大的瞬時電流，設計時應考慮電源額定電流，對於一片 DDR 負載，往往在 2A 到 3A，佈線時需鋪平面，如果走線則線寬大於應 250mil。Vtt 的去耦電容儘量靠近匹配電阻，一般按照兩個電阻對應一個電容，如果空間夠考慮增加電容。

四、匹配

由於 DDR 訊號具有較高翻轉率，為了獲得更好的訊號完整性（減小訊號過沖、反射等），需要進行傳輸線阻抗匹配，串連電阻匹配以及終端匹配。以 Cyclone 系列晶片支援的差分電平標準 SSTL CLASSI 和 SSTL CLASSII 為例，匹配方式分別如圖 3、4 所示：

圖 3 SSTL CLASS I 差分訊號匹配

圖 4 SSTL CLASS II 差分訊號匹配

其中差分訊號阻抗為單端 50Ω，差分 100Ω。DDR 的所有訊號均需要進行阻抗控制。此外對於時鐘訊號串聯終端電阻 RS 值在 15～33Ω，可選的並聯終端電阻 RT 值在 25～68 Ω，其他訊號串聯匹配電阻 RS 值為 O～33 Ω，並聯匹配電阻 RT 值應該在 25～68 Ω。具體匹配電阻值以及電阻位置放置可根據模擬結果進行選擇。

五、其他總結

1．有效的利用 DDR 內建的 ODT，這樣既節約 PCB 空間，又能夠獲得更好的匹配效果。 2．使用 FPGA 做控制器時，在允許的情況儘量使用小的 I/O 口驅動電流，一方面減小訊號過沖，另一方面可延長 DDR 的使用壽命。

3．如果 DDR 使用較高時鐘頻率，可以考慮只使用終端電阻匹配，因為源端串聯電阻會減慢訊號翻轉速度。

4．當使用多片 DDR 並聯工作時，佈線應注意走線的 STUN（比如過孔的位置等）。

5．等長要求根據實際時鐘頻率有關，時鐘頻率較高的時候需要進行模擬。

6．對於多片 FPGA 並聯使用的情況，共用的時鐘、地址、控制等訊號儘量靠近晶片後再分支。

7．在使用排阻進行匹配的時候，資料組訊號的排阻內不能有其他訊號組的訊號。

帶你進入 DDR2 的世界:DDR2 記憶體技術解析

儘管目前 DDR2 記憶體的平臺還沒有大規模普及，但可以肯定的，由於低價 LGA775 平臺配件不斷下降，Intel 與 AMD 的全面支援，DDR2 皇朝的到來只是時間問題。另外，值得我們關注的是，如果只是在頻率上進行無休止的競爭的話，那麼 DDR 技術終究會曲終人散，DDR老邁的技術在保持成本不變的情況下其效能難以有大的突破，而 DDR2 卻滿足了一些本質上的問題，隨著處理器技術的發展，前端匯流排對記憶體頻寬的要求是越來越高，擁有更高更穩定執行頻率的 DDR2 記憶體將會大行其道。

一、什麼是 DDR2？

DDR2（Double Data Rate 2） SDRAM 是由 JEDEC（電子裝置工程聯合委員會）進行開發的新生代記憶體技術標準（如圖 1），與上一代 DDR 記憶體不同的是，雖然同是採用了在時鐘的上升/下降延同時進行資料傳輸的基本方式，但 DDR2 記憶體卻擁有兩倍於上一代 DDR 記憶體預讀取能力（即 4bit 資料讀預取）。也就是說，DDR2 記憶體每個時鐘能夠以 4 倍外部匯流排的速度讀/寫資料，並且能夠以內部控制匯流排 4 倍的速度執行。

圖 1，最新 DDR2 533 記憶體

二、為何要 DDR2？

記憶體效能，始終是我們所要追求的，從“速度=位寬×頻率”的記憶體效能計算公式來看，提高記憶體效能有兩種方式，增加記憶體匯流排的位寬或者是提高記憶體工作的頻率。但問題是，現在由於發熱量以及設計等方面的限制，導致記憶體單元無法提高頻率，記憶體匯流排位寬也不能輕易增加。

儘管 DDR400 中的儲存陣列工作頻率是 200MHz，目前最快的 DDR SDRAM 的頻率（這裡不包括那些超頻的記憶體）達到了 550MHz，它的內部陣列工作頻率達到 275MHz，這個頻率已經很難再繼續提高。此時，就需要一個新的記憶體標準保證記憶體頻率和效能可以穩定的提高，那就是 DDR2 記憶體。

DDR採用了2位預取（2-bit prefetch），也就是2：1的資料預取，2bit預取架構允許內部的佇列（column）工作頻率僅僅為外部資料傳輸頻率的一半。在 SDRAM 中資料傳輸率完全參考時鐘訊號，因此資料傳輸率和時鐘頻率一樣。DDR2 採了 4 位預取（4-bit prefetch），這就是 DDR2 提高資料傳輸率的關鍵，可以在不提高內部儲存陣列頻率的情況下提高資料輸出頻寬（如圖 2）。

圖 2，DDR 與 DDR2 工作原理

三、DDR2 效能優越

DDR2 記憶體所帶來的效能提升是明顯的，在同等核心頻率下，DDR2 記憶體實際工作頻率是 DDR 內的兩倍。這得益於 DDR2 記憶體擁有兩倍於標準 DDR 記憶體的 4BIT 預讀取能力。也就是說，雖然 DDR2 與 DDR 一樣，都採用了在時鐘的上升延和下降延同時進行資料傳輸的基本方式，但 DDR2 擁有兩倍於 DDR 的預讀取系統命令資料的能力。在同樣 100MHz 的工作頻率下，DDR 的實際頻率為 200MHz，而 DDR2 則可以達到 400MHz（如圖 3）。

圖 3，DDR與 DDR2 區別

另外，在同等工作頻率下的 DDR 和 DDR2 記憶體中，DDR2記憶體的延時要慢於 DDR 記憶體，比如說，DDR 200和 DDR2-400 具有相同的延遲，而 DDR2-400 具有高一倍的頻寬。實際上，DDR2-400 和 DDR 400 具有相同的頻寬，它們的頻寬都是 3。2GB/s，但是 DDR400 的核心工作頻率是 200MHz，而 DDR2-400 的核心工作頻率是100MHz，也就是說 DDR2-400 的延遲要高於 DDR400。

四、功耗更低的 DDR2

發熱量，一直是急切解決的問題，儘管目前的 DDR 記憶體並不需要太高的容量，但對於未來 DDR2 記憶體的散熱就不可忽視，舉例來說，安裝 4GB 記憶體到插槽中，在峰值呼叫下記憶體的發熱量將在 35-40W 之間，雖然這樣容量的記憶體很少見，但在 DDR2 平臺中，4GB 容量已經不是很希奇的事。因此，需要預先解決這個問題，減少發熱量最好就是使用新的記憶體標準。而且記憶體的工作頻率（往往發熱量是和工作頻率共同增長的）將會得到不斷的增加，因此我們也需要儘快解決發熱量的問題。

儘管 DDR 記憶體的 FBGA 封裝形式可以很好的工作在 200MHz上，當頻率更高時，它過長的管腳就會產生很高的阻抗和寄生電容，這會影響它的穩定性和頻率提升的難度。這也就是 DDR的核心頻率很難突破 275MHZ的原因，而 DDR2 記憶體均採用 FBGA 封裝形式（如圖 4），FBGA 封裝可以提供了更為良好的電氣效能與散熱性，DDR2 記憶體的介面針腳為 240pin，而 DDR 記憶體的介面針腳為 184pin，DDR2 記憶體的電壓從原來 DDR 的 2。5到 2。8v 降到了 1。8v，從而提供了明顯的更小的功耗與更小的發熱量，晶片溫度和寫入延遲不定性都得到了下降。為 DDR2 記憶體的穩定性、超頻性以及未來頻率的提升提供了有利條件。

圖 4，DDR2 的 FBGA 封裝

五、DDR2 更新的技術

在新技術方面，與普通 DDR記憶體不同的是，DDR2 記憶體使用了更新的技術，其中最主要的是 OCD（Off-ChipDriver）、ODT（On Die Terminator）和 Post CAS。OCD 被稱為離線驅動調整（如圖 5），DDR2 透過 OCD技術可以提高訊號的完整性，DDR2 透過調整上拉（pull-up）/下拉（pull-down）的電阻值使兩者電壓相等，使用 OCD 透過減少 DQ-DQS的傾斜來提高訊號的完整性；透過控制電壓來提高訊號品質。在 I/O Driver新增穩壓線路，令充電、放電動作的電壓值的誤差減至最少，以防止電壓不穩定的時候引起資料丟失。

圖 5，OCD 技術工作原理

DDR2 記憶體本身集成了 ODT訊號終結器（如圖 6），在並行匯流排中，訊號傳輸到一端的盡頭之後不會自動消失，而會沿著相反的方向反射回去，這樣就會與後面傳送過來的訊號發生碰撞，導致傳輸資料出錯。一般情況下，工作頻率越高，訊號反射的現象就越嚴重，終結器就是用來解決這個問題的，它可以有效的吸收末端訊號，防止資料的反射。DDR2 記憶體直接將終結器整合在記憶體晶片中，以內部邏輯的形態存在。如果多條模組一起工作，系統可以自動控制每一條模組中 ODT功能的開啟或關閉，這樣我們就不必擔憂訊號會在第一條模組中就被終結掉，而在後續模組中無法生效的問題。

圖 6，ODT 訊號終結器

DDR2 透過引入 Post CAS 功能來解決指令衝突問題，Post CAS 是為了提高 DDR II 記憶體的利用效率而設定的。Posted CAS 是指將 CAS（讀/寫命令）提前幾個週期、直接插到 RAS 訊號後面的一個時鐘週期（如圖7）。這樣 CAS 命令可以在隨後的幾個週期內都能保持有效，但讀/寫操作並沒有因此提前，總的延遲時間也沒有改變。由於 CAS 訊號放在了 RAS 訊號後面一個時鐘週期，它的好處在於可以徹底避免訊號衝突、提高記憶體使用效率。但這種功能的效果只有在讀寫極其頻繁的環境下才能得到體現，若是普通應用，PostedCAS 反而會增加讀取延遲、令系統性能下降。使用者透過調整主機板 CMOS 中的設定，來控制 Posted CAS 功能開啟或關閉。

圖 7，Post CAS 工作原理

原來電子科學奧秘是如此的神奇。從此，我對電子科學產生了濃厚的興趣，今後我將多做實驗，揭開更多的電子科學奧秘。

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